第1章 數字邏輯基礎 1.1 數字邏輯的發(fā)展史 1.2 SPICE仿真工具基礎 1.2.1 SPICE的分析功能 1.2.2 SPICE的分析流程 1.3開關系統(tǒng) 1.3.1 0和1的概念 1.3.2 開關系統(tǒng)的優(yōu)勢 1.3.3 晶體管作為開關 1.3.4 半導體物理器件 1.3.5 半導體邏輯電路 1.3.6 邏輯電路符號 1.4 半導體數字集成電路 1.4.1 集成電路發(fā)展 1.4.2 集成電路構成 1.4.3 集成電路版圖 1.5 基本邏輯門及特性 1.5.1 基本邏輯門 1.5.2 基本邏輯門集成電路 1.5.3 邏輯門電路的傳輸特性 1.5.4 不同邏輯門的連接 1.6 邏輯代數理論 1.6.1 邏輯代數中運算關系 1.6.2 邏輯函數表達式 1.7 邏輯表達式的化簡 1.7.1 使用運算律化簡邏輯表達式 1.7.2 使用卡諾圖化簡邏輯表達式 1.7.3 不完全指定邏輯功能的化簡 1.7.4 輸入變量的卡諾圖表示 1.8 毛刺產生及消除 1.9 數字碼制表示和轉換 1.9.1 數字碼制表示 1.9.2 數字碼制轉換 第2章 數字邏輯電路 2.1 組合邏輯電路 2.1.1 編碼器 2.1.2 譯碼器 2.1.3 碼轉換器 2.1.4 多路選擇器 2.1.5 數字比較器 2.1.6 加法器 2.1.7 減法器 2.1.8 加法器/減法器 2.1.9 乘法器 2.2 時序邏輯電路 2.2.1 時序邏輯電路類型 2.2.2 時序邏輯電路特點 2.2.3 基本SR鎖存器 2.2.4 同步SR鎖存器 2.2.5 D鎖存器 2.2.6 D觸發(fā)器 2.2.7 其他觸發(fā)器 2.2.8 普通寄存器 2.2.9 移位寄存器 2.3 存儲器 2.3.1存儲器的分類 2.3.2存儲器工作原理 2.3.3易失性存儲器 2.3.4非易失性存儲器 2.4有限狀態(tài)機 2.4.1有限狀態(tài)機的原理 2.4.2狀態(tài)圖表示及實現(xiàn) 2.4.3三位計數器的設計與實現(xiàn) 第3章可編程邏輯器件原理 3.1可編程邏輯器件發(fā)展歷史 3.2可編程邏輯器件工藝 3.3可編程邏輯器件結構 3.3.1PROM結構 3.3.2PAL結構 3.3.3PLA結構 3.4復雜可編程邏輯器件結構 3.4.1功能塊 3.4.2宏單元 3.4.3快速連接開關陣列 3.4.4輸入/輸出塊 3.5現(xiàn)場可編程門陣列結構 3.5.1查找表結構原理 3.5.2可配置的邏輯塊 3.5.3時鐘管理資源 3.5.4塊存儲器資源 3.5.5互聯(lián)資源 3.5.6DSP切片 3.5.7輸入/輸出塊 3.5.8XADC模塊 3.6Xilinx 7系列FPGA產品 第4章Vivado集成開發(fā)環(huán)境設計流程 4.1Vivado集成開發(fā)環(huán)境 4.2創(chuàng)建新的設計工程 4.3創(chuàng)建并添加一個新的設計文件 4.4詳細描述 4.4.1詳細描述的原理 4.4.2詳細描述的實現(xiàn)過程 4.5設計行為級仿真 4.6設計綜合和分析 4.6.1綜合過程的關鍵問題 4.6.2執(zhí)行設計綜合 4.6.3查看綜合報告 4.7約束文件對話框 4.7.1約束文件 4.7.2I/O規(guī)劃器的功能 4.7.3實現(xiàn)約束 4.8設計實現(xiàn)和分析 4.8.1設計實現(xiàn)原理 4.8.2設計實現(xiàn)及分析 4.9設計時序仿真 4.10生成并下載比特流文件 4.10.1FPGA配置原理 4.10.2生成比特流文件 4.10.3下載比特流文件 4.11生成并燒寫PROM文件 第5章Verilog HDL規(guī)范 5.1Verilog HDL發(fā)展 5.2Verilog HDL程序結構 5.2.1模塊聲明 5.2.2模塊端口定義 5.2.3邏輯功能定義 5.3Verilog HDL描述方式 5.3.1行為級描述 5.3.2數據流描述 5.3.3結構級描述 5.3.4開關級描述 5.4Verilog HDL要素 5.4.1注釋 5.4.2間隔符 5.4.3標識符 5.4.4關鍵字 5.4.5系統(tǒng)任務和函數 5.4.6編譯器指令 5.4.7運算符 5.4.8數字 5.4.9字符串 5.4.10屬性 5.5Verilog HDL數據類型 5.5.1值的集合 5.5.2網絡和變量 5.5.3向量 5.5.4強度 5.5.5隱含聲明 5.5.6網絡類型 5.5.7寄存器類型 5.5.8整型、實數型、時間型和實時時間 5.5.9數組 5.5.10參數 5.5.11Verilog HDL名字空間 5.6Verilog HDL表達式 5.6.1操作符 5.6.2操作數 5.6.3延遲表達式 5.6.4表達式的位寬 5.6.5有符號表達式 5.6.6分配和截斷 5.7Verilog HDL分配 5.7.1連續(xù)分配 5.7.2過程分配 5.8Verilog HDL門級和開關級描述 5.8.1門和開關聲明 5.8.2邏輯門 5.8.3輸出門 5.8.4三態(tài)門 5.8.5MOS開關 5.8.6雙向傳輸開關 5.8.7CMOS開關 5.8.8pull門 5.9Verilog HDL用戶自定義原語 5.9.1UDP定義 5.9.2組合電路UDP 5.9.3電平觸發(fā)的時序UDP 5.9.4邊沿觸發(fā)的時序UDP 5.9.5邊沿和電平觸發(fā)的混合行為 5.10Verilog HDL行為描述語句 5.10.1過程語句 5.10.2過程連續(xù)分配 5.10.3條件語句 5.10.4case語句 5.10.5循環(huán)語句 5.10.6過程時序控制 5.10.7語句塊 5.10.8結構化的過程 5.11Verilog HDL任務和函數 5.11.1任務和函數的區(qū)別 5.11.2定義和使能任務 5.11.3禁止命名的塊和任務 5.11.4聲明和調用函數 5.12Verilog HDL層次化結構 5.12.1模塊和模塊例化 5.12.2覆蓋模塊參數值 5.12.3端口 5.12.4生成結構 5.12.5層次化的名字 5.12.6向上名字引用 5.12.7范圍規(guī)則 5.13Verilog HDL設計配置 5.13.1配置格式 5.13.2庫 5.13.3配置例子 5.14Verilog HDL指定塊 5.14.1模塊路徑聲明 5.14.2為路徑分配延遲 5.14.3混合模塊路徑延遲和分布式延遲 5.14.4驅動布線邏輯 5.14.5脈沖過濾行為的控制 5.15Verilog HDL時序檢查 5.15.1使用一個穩(wěn)定窗口檢查時序 5.15.2時鐘和控制信號的時序檢查 5.15.3邊沿控制標識符 5.15.4提示符：用戶定義對時序沖突的響應 5.15.5使能帶有條件的時序檢查 5.15.6時序檢查中的矢量信號 5.15.7負時序檢查 5.16Verilog HDL SDF逆向注解 5.16.1SDF注解器 5.16.2映射SDF結構到Verilog 5.16.3多個注解 5.16.4多個SDF文件 5.16.5脈沖限制注解 5.16.6SDF到Verilog延遲值映射 5.17Verilog HDL系統(tǒng)任務和函數 5.17.1顯示任務 5.17.2文件I/O任務和函數 5.17.3時間標度任務 5.17.4仿真控制任務 5.17.5隨機分析任務 5.17.6仿真時間函數 5.17.7轉換函數 5.17.8概率分布函數 5.17.9命令行輸入 5.17.10數學函數 5.18Verilog HDL的VCD文件 5.18.1Vivado創(chuàng)建四態(tài)VCD文件 5.18.2Verilog源創(chuàng)建四態(tài)VCD文件 5.18.3四態(tài)VCD文件格式 5.19Verilog HDL編譯器指令 5.19.1`celldefine和`endcelldefine 5.19.2`default_nettype 5.19.3`define和`undef 5.19.4`ifdef、 `else、 `elsif、 `endif、 `ifndef 5.19.5`include 5.19.6`resetall 5.19.7`line 5.19.8`timescale 5.19.9`unconnected_drive和`nounconnected_drive 5.19.10`pragma 5.19.11`begin_keywords和`end_keyword 5.20Verilog HDL（IEEE 1364—2005）關鍵字列表 第6章基本數字邏輯單元Verilog HDL描述 6.1組合邏輯電路Verilog HDL描述 6.1.1邏輯門Verilog HDL描述 6.1.2編碼器Verilog HDL描述 6.1.3譯碼器Verilog HDL描述 6.1.4多路選擇器Verilog HDL描述 6.1.5數字比較器Verilog HDL描述 6.1.6總線緩沖器Verilog HDL描述 6.2數據運算操作Verilog HDL描述 6.2.1加法操作Verilog HDL描述 6.2.2減法操作Verilog HDL描述 6.2.3乘法操作Verilog HDL描述 6.2.4除法操作Verilog HDL描述 6.2.5算術邏輯單元Verilog HDL描述 6.3時序邏輯電路Verilog HDL描述 6.3.1觸發(fā)器和鎖存器Verilog HDL描述 6.3.2計數器Verilog HDL描述 6.3.3移位寄存器Verilog HDL描述 6.3.4脈沖寬度調制Verilog HDL描述 6.4存儲器Verilog HDL描述 6.4.1ROM的Verilog HDL描述 6.4.2RAM的Verilog HDL描述 6.5有限自動狀態(tài)機Verilog HDL描述 6.5.1FSM設計原理 6.5.2FSM的應用——序列檢測器的實現(xiàn) 6.5.3FSM的應用——交通燈的實現(xiàn) 6.6算法狀態(tài)機Verilog HDL描述 6.6.1算法狀態(tài)機原理 6.6.2ASM到Verilog HDL的轉換 第7章復雜數字系統(tǒng)設計和實現(xiàn) 7.1設計所用外設的原理 7.1.1LED驅動原理 7.1.2開關驅動原理 7.1.37段數碼管驅動原理 7.1.4VGA顯示器原理 7.1.5通用異步接收發(fā)送器原理 7.2系統(tǒng)中各個模塊的功能 7.3創(chuàng)建新的設計工程 7.4Verilog HDL數字系統(tǒng)設計流程 7.4.1創(chuàng)建divclk1.v文件 7.4.2創(chuàng)建divclk2.v文件 7.4.3創(chuàng)建divclk3.v文件 7.4.4創(chuàng)建divclk4.v文件 7.4.5創(chuàng)建pwm_led.v文件 7.4.6創(chuàng)建counter4b.v文件 7.4.7創(chuàng)建seg7display.v文件 7.4.8創(chuàng)建uart.v文件 7.4.9創(chuàng)建顯示處理文件 7.4.10創(chuàng)建top.v文件 7.5添加XDC約束 7.6設計下載和驗證 第8章數�；旌舷到y(tǒng)設計 8.1信號采集和處理的實現(xiàn) 8.1.1XADC模塊原理 8.1.2XADC原語 8.1.31602字符LCD模塊原理 8.1.4信號采集、處理和顯示的實現(xiàn) 8.2信號發(fā)生器的實現(xiàn) 8.2.1DAC工作原理 8.2.2函數信號產生原理 8.2.3設計實現(xiàn) 第9章片上嵌入式系統(tǒng)的構建和實現(xiàn) 9.1ARM AMBA規(guī)范 9.2Cortex-M1內部結構和功能 9.2.1處理器內核及寄存器組 9.2.2Cortex-M1存儲空間及映射 9.2.3系統(tǒng)控制寄存器 9.2.4內核存儲器接口 9.2.5嵌套向量中斷控制器 9.2.6總線主設備 9.2.7AHB-PPB 9.2.8調試 9.3Cortex-M1系統(tǒng)時鐘和復位 9.4Cortex-M1嵌入式系統(tǒng)硬件設計 9.4.1建立新的嵌入式設計工程 9.4.2定制7段數碼管IP核 9.4.3定制按鍵消抖IP核 9.4.4設置IP核路徑 9.4.5連接IP構建嵌入式系統(tǒng)硬件 9.4.6對塊設計進行預處理 9.5Cortex-M1指令系統(tǒng) 9.5.1Thumb指令集 9.5.2匯編語言格式 9.5.3寄存器訪問指令——MOVE 9.5.4寄存器訪問指令——LOAD 9.5.5存儲器訪問指令——STORE 9.5.6多個數據訪問指令 9.5.7堆棧訪問指令 9.5.8算術運算指令 9.5.9邏輯操作指令 9.5.10移位操作指令 9.5.11逆序操作指令 9.5.12擴展操作指令 9.5.13程序流控制指令 9.5.14存儲器屏障指令 9.5.15異常相關指令 9.5.16休眠相關的指令 9.5.17其他指令 9.6Cortex-M1嵌入式系統(tǒng)軟件設計 9.6.1建立嵌入式軟件工程 9.6.2設置選項 9.6.3添加匯編文件 9.6.4添加頭文件 9.6.5添加主文件 9.6.6生成HEX文件 9.7處理并驗證設計 第10章圖像采集、處理系統(tǒng)的構建和實現(xiàn) 10.1圖像傳感器的原理和驅動 10.1.1傳感器結構和功能 10.1.2傳感器引腳功能定義 10.1.3SCCB接口驅動時序 10.1.4SCCB接口驅動的實現(xiàn) 10.2Sobel算子基本原理和實現(xiàn)方法 10.3RGB444數據捕獲原理及實現(xiàn) 10.4系統(tǒng)整體結構和子模塊設計 10.4.1Vivado中的系統(tǒng)整體結構 10.4.2時鐘發(fā)生器的配置 10.4.3片內RAM模塊的配置 10.4.4VGA驅動模塊 10.4.5行緩存模塊