本書內(nèi)容可以分為兩部分：第一部分包括從第1章到第7章的內(nèi)容，這部分介紹了基于可編程邏輯器件設計應用系統(tǒng)所需要的基礎知識；第二部分包括第8章到第12章的內(nèi)容，這部分包括一些比較深人的知識以及如何利用前面學習的基本知識實現(xiàn)應用系統(tǒng)的設計。
　　第1章回顧了在“數(shù)字電路邏輯設計”課程中學習的由標準邏輯器件組成的數(shù)字電路的分析和設計方法；介紹了可編程邏輯器件的工作原理和類型；介紹了ALTERA公司生產(chǎn)的復雜可編程邏輯器件和現(xiàn)場可編程門陣列器件。
　　第2章介紹了電子設計自動化的概念；介紹了使用ALTERA公司提供的可編程邏輯器件的集成開發(fā)軟件Quartus Ⅱ version 9．0進行電路設計和調(diào)試的整個過程。集成開發(fā)軟件Quatus Ⅱ不僅可以在代碼下載到可編程邏輯器件芯片之前驗證它的正確性，而且也可以被用來形象地學習基本知識。
　　可編程邏輯器件的集成開發(fā)軟件Quartus Ⅱ／支持多種設計輸入方式。硬件描述語言具有行為描述的特點，因此第3章介紹了利用VHDL（Very High Speed Integrated Circuit Hardware Description Language）編寫設計代碼的基本結(jié)構(gòu)。
　　第4章介紹了VHDL的并行語句。這部分語句與其他計算機高級語言程序中的語句有著本質(zhì)的區(qū)別。其他計算機高級語言程序中的語句是逐句執(zhí)行，一次只能執(zhí)行一句；VHDL代碼中的并行語句可以同時執(zhí)行，一次可以執(zhí)行多條語句。VHDL并行語句的存在原因是因為在硬件電路中所有的邏輯門在任何時刻都處于執(zhí)行狀態(tài)。
　　第5章介紹了VHDL的順序語句。順序語句與其他計算機高級語言程序中的語句類似，它的執(zhí)行取決書寫順序，它們可以實現(xiàn)時序電路，當然它們也可以實現(xiàn)組合電路。并行語句只適用設計組合電路。
　　基于可編程邏輯器件的數(shù)字系統(tǒng)的開發(fā)過程包括設計輸人、編譯、仿真和向器件下載設計文件這些步驟。一旦器件獲得合適的設計文件，這個器件就具有了相應的邏輯功能。第6章介紹向可編程邏輯器件下載設計文件的模式、相關電路和操作步驟。
　　第7章介紹了有限狀態(tài)機（Finite State Machine，F(xiàn)SM）技術(shù)。有限狀態(tài)機是一種為進行時序邏輯電路設計而創(chuàng)建的專門模型。這種模型對設計任務順序非常明確的數(shù)字控制系統(tǒng)非常有用。由電路的狀態(tài)轉(zhuǎn)移表或者電路的狀態(tài)轉(zhuǎn)移圖，利用VHDL可以設計出不同應用特點的狀態(tài)機，而且這些狀態(tài)機都具有相對固定的語句以及表達方式。
　　第8章介紹了Quaaus Ⅱ可編程邏輯器件的集成開發(fā)軟件中的原理圖輸入方式；介紹了開發(fā)軟件提供的各種元件在電路設計中的使用；介紹了層次化設計的概念，利用這個概念可以把多個設計者完成的子系統(tǒng)組合成一個完整的系統(tǒng)。
　　第9章介紹了VHDL代碼中實現(xiàn)層次化設計的方法；介紹了元件、函數(shù)以及過程這些能使代碼重復使用的方法，以提高設計效率并使得代碼結(jié)構(gòu)更加清晰。
　　第10章介紹了時鐘產(chǎn)生電路；介紹了能夠產(chǎn)生較高時鐘頻率穩(wěn)定度的晶體時鐘產(chǎn)生電路；介紹了現(xiàn)場可編程陣列器件的片內(nèi)鎖相環(huán)模塊的使用。
　　第11章，通過一個應用系統(tǒng)（信號產(chǎn)生器）的設計過程，介紹了如何把前面的基礎知識應用于具體的工作。設計過程是按照設計報告的撰寫順序進行的，這樣不僅使得設計過程有章可循，同時也學習了任何撰寫設計報告。撰寫設計報告的過程就是不斷發(fā)現(xiàn)問題，解決問題的過程。
　　第12章介紹了數(shù)字系統(tǒng)SOPC（System On Programmable Chip，SOPC）解決方案。該方案使得處理器能夠配置到現(xiàn)場可編程陣列器件之中，這樣的處理器被稱作為Nios Ⅱ軟核處理器。這種解決方案使得一塊芯片將同時獲得基于VHDL語言設計的可編程邏輯器件應用電路具有數(shù)據(jù)傳送速度快的優(yōu)點和基于C語言設計的微處理器應用電路具有數(shù)據(jù)處理能力強的優(yōu)點。
　　本書可作為本科院校教授可編程邏輯器件、硬件描述語言或Quartus Ⅱ軟件的教材，也可作為相關工程技術(shù)人員入門參考書。